Development of an enhanced transfer data channel for a hybrid SoC FPGA used in a DAQ system aimed at improving hadrontherapy protocols

Savarese, Andrea (2020) Development of an enhanced transfer data channel for a hybrid SoC FPGA used in a DAQ system aimed at improving hadrontherapy protocols. [Laurea magistrale], Università di Bologna, Corso di Studio in Ingegneria elettronica [LM-DM270]
Documenti full-text disponibili:
[thumbnail of Thesis] Documento PDF (Thesis)
Disponibile con Licenza: Creative Commons: Attribuzione - Non commerciale - Condividi allo stesso modo 4.0 (CC BY-NC-SA 4.0)

Download (15MB)

Abstract

In questa tesi è presentato il lavoro svolto su un sistema di acquisizione utilizzato in un esperimento di fisica nucleare facente parte del progetto FOOT, volto ad ottenere ulteriori informazioni sulla frammentazione nucleare per migliorare i protocolli medici di adroterapia e le metodologie di radioprotezione spaziale. Il sistema si basa su una scheda Terasic DE10-Nano che monta un SoC FPGA Cyclone V. L'obiettivo principale del lavoro è stato aumentare il throughput del trasferimento dei dati acquisiti dai sensori verso la memoria principale: a tal fine è stata utilizzata direttamente la memoria RAM del processore integrato come buffer circolare temporaneo. È stata inoltre implementata l'interfaccia (realizzata dall'Università di Perugia) per la sensoristica e un controller per l'ADC della scheda. Il lavoro ha compreso sia lo sviluppo del firmware, quindi VHDL e Platform Designer, sia del software, con la scrittura di funzioni in C++ per l'interfacciamento all'hardware. È stata inoltre necessaria una modifica al Device Tree del kernel del sistema operativo Linux presente sul SoC. Il sistema è stato simulato e testato in laboratorio con esito positivo. La scheda DE10-Nano vanta un banda di trasmissione massima teorica di 60 MB/s, che però scende a circa 10 MB/s quando la scheda è installata nel sistema completo di acquisizione, limitazione dovuta a fattori esterni alla scheda, come lo stato della rete del laboratorio e l'overhead degli altri componenti. Questi risultati sono eccellenti e, inoltre, il massimo throughput di 60 MB/s supporterà future ottimizzazioni del sistema senza creare colli di bottiglia per gli altri dispositivi. Operazioni di ottimizzazione sull'infrastruttura sono tutt'ora in corso, quindi ci si aspetta un ulteriore incremento della performance in un vicino futuro.

Abstract
Tipologia del documento
Tesi di laurea (Laurea magistrale)
Autore della tesi
Savarese, Andrea
Relatore della tesi
Correlatore della tesi
Scuola
Corso di studio
Indirizzo
INGEGNERIA ELETTRONICA
Ordinamento Cds
DM270
Parole chiave
VHDL,FPGA,SOC,C++,C,firmware,software,DAQ,Intel,quartus,modelsim,physics,hadrontherapy,tumors,cancer,acquisition,cyclone,altera,RAM,DDR,memory,buffer
Data di discussione della Tesi
21 Luglio 2020
URI

Altri metadati

Statistica sui download

Gestione del documento: Visualizza il documento

^