Progetto di un PLL analogico a bassissimo consumo per sistemi wake-up radio

Nei nodi wireless per applicazioni IoT, i ricetrasmettitori (transceiver) a radio-frequenza (RF) sono responsabili della maggior parte del consumo di potenza. Inoltre, se da un lato il picco di potenza assorbita avviene in corrispondenza degli istanti di trasmissione, dall’altro il ricevitore, che deve essere mantenuto sempre attivo anche quando il resto del sistema è in stato di “idle”, consuma una buona frazione dell’energia totale. Al fine di ridurre questo consumo, una particolare tipologia di ricevitori detti di “wake-up” sono tra i principali oggetti di ricerca nell’ambito dell’IoT. Essi hanno prestazioni ridotte e consumo molto basso, poiché devono restare sempre attivi mentre il resto del nodo è in stato di “idle”. Tale Wake-Up Radio (WUR) ha il compito di “ascoltare” il canale e attivare il ricevitore principale ed il microcontrollore solo quando c’è qualche richiesta in arrivo. Una parte integrante del ricevitore Wake-Up è il circuito per la decodifica dei byte trasmessi, che di solito comprendono almeno un codice d’indirizzo, che deve essere estratto e confrontato con l’indirizzo memorizzato nel ricevitore. Soltanto se questo confronto ha esito positivo viene attivato il resto del sistema. L’obiettivo di questo lavoro di tesi è il progetto di un sistema di clock recovery basato su PLL analogico a bassissimo consumo per sistemi Wake-Up Radio di tipo short-range caratterizzati da una bit rate di 1 kbps. Tale sistema deve fornire alla rete di controllo un clock allineato in fase e frequenza con i dati ricevuti. Rispetto ad altri sistemi in cui si deve semplicemente decodificare un indirizzo, la soluzione basata su PLL oggetto di questo studio (poiché implica consumi e tempi di aggancio non trascurabili) è particolarmente adatta per lunghe trasmissioni. Nel progetto di un PLL a basso consumo l’obiettivo consiste nell’ottimizzare il trade-off tra consumo (con correnti nell’ordine del nanowatt) e tempo di aggancio.