Ricerca degli zeri per codici algebrici a correzione d'errore

La ricerca degli zeri del polinomio localizzatore degli errori rappresenta una delle fasi più critiche, in termini di complessità computazionale, di occupazione di risorse logiche e consumo di potenza, nella decodifica dei codici algebrici a correzione d'errore. In questa tesi si mostrerà come il nuovo algoritmo FFC presenti vantaggi notevoli rispetto alla Chien Search, sia in ambito software che hardware. Verranno quindi analizzati diversi algoritmi tramite codice C, monitorandone il numero di somme, moltiplicazioni e i tempi di esecuzione. Tramite i risultati delle simulazioni software si potrà vedere come la FFC sia maggiormente performante rispetto agli altri algoritmi proposti. Successivamente si passerà all'implementazione su FPGA tramite linguaggio VHDL: in questa parte si presenteranno le architetture salienti e saranno monitorati i principali parametri hardware quali occupazione di area, consumo di potenza e tempo di esecuzione. I risultati ottenuti evidenziano come la FFC presenti minore occupazione di area e minor consumo di potenza a parità del tempo di esecuzione.