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Abstract
È impossibile implementare sorgenti autenticamente casuali su hardware digitale. Quindi, storicamente, si è fatto ampio uso di generatori di numeri pseudo-casuali, evitando così i costi necessari per la progettazione di hardware analogico dedicato. Tuttavia, le sorgenti pseudo-casuali hanno proprietà (riproducibilità e periodicità) che si trasformano in vulnerabilità, nel caso in cui vengano adottate in sistemi di sicurezza informatica e all’interno di algoritmi crittografici. Oggi la richiesta di generatori di numeri autenticamente casuali è ai suoi massimi storici. Alcuni importanti attori dell’ICT sviluppato proprie soluzioni dedicate, ma queste sono disponibili solo sui sistemi moderni e di fascia elevata. È quindi di grande attualità rendere fruibili generatori autenticamente casuali per sistemi già esistenti o a basso costo. Per garantire sicurezza e al tempo stesso contenere i costi di progetto è opportuno pensare ad architetture che consentano di riusare parti analogiche già disponibili. Particolarmente interessanti risultano alcune architetture che, grazie all’utilizzo di dinamiche caotiche, consentono di basare buona parte della catena analogica di elaborazione su ADC. Infatti, tali blocchi sono ampiamente fruibili in forma integrata su architetture programmabili e microcontrollori. In questo lavoro, si propone un’implementazione a basso costo ed elevata flessibilità di un architettura basata su un ADC, inizialmente concepita all’Università di Bologna. La riduzione di costo viene ottenuta sfruttando il convertitore già presente all’interno di un microcontrollore. L’elevata flessibilità deriva dal fatto che il microcontrollore prescelto mette a disposizione una varietà di interfacce di comunicazione, tra cui quella USB, con la quale è possibile rendere facilmente fruibili i numeri casuali generati. Quindi, l’intero apparato comprende solo un microcontrollore e una minima catena analogica di elaborazione esterna e può essere interfacciato con estrema facilità ad elaboratori elettronici o sistemi embedded. La qualità della proposta, in termini di statistica delle sequenze casuali generate, è stata validata sfruttando i test standardizzati dall’U.S. NIST.
Abstract
È impossibile implementare sorgenti autenticamente casuali su hardware digitale. Quindi, storicamente, si è fatto ampio uso di generatori di numeri pseudo-casuali, evitando così i costi necessari per la progettazione di hardware analogico dedicato. Tuttavia, le sorgenti pseudo-casuali hanno proprietà (riproducibilità e periodicità) che si trasformano in vulnerabilità, nel caso in cui vengano adottate in sistemi di sicurezza informatica e all’interno di algoritmi crittografici. Oggi la richiesta di generatori di numeri autenticamente casuali è ai suoi massimi storici. Alcuni importanti attori dell’ICT sviluppato proprie soluzioni dedicate, ma queste sono disponibili solo sui sistemi moderni e di fascia elevata. È quindi di grande attualità rendere fruibili generatori autenticamente casuali per sistemi già esistenti o a basso costo. Per garantire sicurezza e al tempo stesso contenere i costi di progetto è opportuno pensare ad architetture che consentano di riusare parti analogiche già disponibili. Particolarmente interessanti risultano alcune architetture che, grazie all’utilizzo di dinamiche caotiche, consentono di basare buona parte della catena analogica di elaborazione su ADC. Infatti, tali blocchi sono ampiamente fruibili in forma integrata su architetture programmabili e microcontrollori. In questo lavoro, si propone un’implementazione a basso costo ed elevata flessibilità di un architettura basata su un ADC, inizialmente concepita all’Università di Bologna. La riduzione di costo viene ottenuta sfruttando il convertitore già presente all’interno di un microcontrollore. L’elevata flessibilità deriva dal fatto che il microcontrollore prescelto mette a disposizione una varietà di interfacce di comunicazione, tra cui quella USB, con la quale è possibile rendere facilmente fruibili i numeri casuali generati. Quindi, l’intero apparato comprende solo un microcontrollore e una minima catena analogica di elaborazione esterna e può essere interfacciato con estrema facilità ad elaboratori elettronici o sistemi embedded. La qualità della proposta, in termini di statistica delle sequenze casuali generate, è stata validata sfruttando i test standardizzati dall’U.S. NIST.
Tipologia del documento
Tesi di laurea
(Laurea magistrale)
Autore della tesi
Fabbri, Mattia
Relatore della tesi
Scuola
Corso di studio
Ordinamento Cds
DM270
Parole chiave
embedded, system, entropy, pool, TRNG, random, ADC
Data di discussione della Tesi
27 Marzo 2014
URI
Altri metadati
Tipologia del documento
Tesi di laurea
(NON SPECIFICATO)
Autore della tesi
Fabbri, Mattia
Relatore della tesi
Scuola
Corso di studio
Ordinamento Cds
DM270
Parole chiave
embedded, system, entropy, pool, TRNG, random, ADC
Data di discussione della Tesi
27 Marzo 2014
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