EPAC Multi-FPGA SerDes: Enabling Partitioning of the European Processor Accelerator on Multiple FPGAs

European Processor Initiative (EPI) è un progetto attualmente implementato nella seconda fase di un accordo con la Commissione europea, il cui scopo è quello di progettare e attuare una tabella di marcia per una nuova famiglia di processori europei a basso consumo per l'extreme scale computing, Big-Data, HPC e altre applicazioni emergenti. La prima fase di EPI è iniziata nel dicembre 2018 ed è stata completata con successo nel novembre 2021, con la consegna dei primi 143 test chip (EPACs) per l'unione europea. Il bring-up dei test chip è avvenuto con successo e ha eseguito il suo primo programma inviando i tradizionali saluti "Hello World!" in diverse lingue. Per eseguire tutte le necessarie procedure di prototipazione e test necessarie prima di inviare un chip in produzione, è necessario che l'EPAC sia emulato da un dispositivo FPGA. Tuttavia, la dimensione di EPAC è troppo grande per implementare e prototipare il progetto completo sulla maggior parte degli FPGA commerciali. Pertanto, fino ad ora, la prototipazione è stata è stata effettuata disabilitando diverse parti del sistema una per una, in modo che il sistema ridotto potesse essere implementato in un singolo FPGA. Il lavoro presentato in questa tesi, che è stato svolto all'interno di Semidynamics Technology Services per EPI, ha avuto come contributo la concezione del partizionamento EPAC su un sistema multi-FPGA, la definizione dell'architettura e la progettazione di un modulo Serializzatore-Deserializzatore che permette il partizionamento EPAC del sistema multi-FPGA, al fine di realizzare un emulatore Full-Chip.